模拟、混合信号与集成电路¶

适合人群¶

希望从电路和器件进入晶体管级设计、仿真与版图的学习者

完成一个带规格、角落仿真、噪声/功耗权衡和版图检查的模拟或混合信号设计。

路线中的主线审计复核项

Analog IC Design：2026 年官方 12 周视频大纲已确认，但评分反馈和证书考试依赖注册，没有公开 EDA 项目；资源清单仍只收录旧版归档入口。最近审计：2026-07-29。

选课要求： 完成全部 3 门必修，并从 2 门选修候选中选择 1 门。

Circuits and Electronics — 必修; MIT; 主线; S
Microelectronics — 必修; Cornell University; 主线; S
Microelectronic Devices and Circuits — 选修候选; MIT; 替代; A
Microelectronic Devices and Circuits — 选修候选; University of California, Berkeley; 替代; A
Physics of Semiconductors and Nanostructures — 必修; Cornell University; 主线; A

阶段退出条件： 从公开或仿真 I–V/C–V 曲线提取 MOS 器件参数，并用同一模型预测一个偏置电路的 DC、AC 与瞬态响应；留出数据上的归一化均方根误差低于 10%。

选课要求： 完成全部 1 门必修，并从 3 门选修候选中选择 2 门。其余 1 门为可选补充，不计入本阶段选修数。

Introductory Analog Electronics Laboratory — 必修; MIT; 主线; S
Solid-State Circuits — 选修候选; MIT; 补充; B
Analog Circuits — 选修候选; IIT Bombay / NPTEL; 替代; A
Integrated Circuits, MOSFETs, OP-Amps and Their Applications — 选修候选; Indian Institute of Science / NPTEL; 替代; A
Analog IC Design — 可选补充; IIT Madras / NPTEL; 主线; A; 审计复核中

阶段退出条件： 设计运算放大器或低噪声前端，逐项验证增益、带宽、相位裕量、噪声、摆率和功耗规格；PVT 与负载角落均通过，未通过项必须形成可复现的权衡记录。

选课要求： 完成全部 2 门必修；其余 1 门仅在需要补缺时选学。

阶段退出条件： 提交带工艺假设的版图与签核包，DRC 和 LVS 零错误，并比较前后仿真的关键指标；寄生导致的性能变化须量化，且每项超差都有版图层面的修正建议。